Cache As Ram

peterhu

Cache As Ram

* G7 G! Y# I" m- a; g' D) D( B1. Why need Cache?

  q2 d9 v8 @/ E6 U5 W; E7 ]( M! E* DCache又称之为高速缓存，是为了弥补CPU和主存之间逐渐增大的速度上的差距 而被迫在两者之间加入的一个小的SRAM。现代处理器上通常都会有三级或者是四级缓存，这部分高速缓存通常被集成在CPU上，这些高速缓存也就是通常所讲的L1 L2 L3…。Cache的工作原理主要是基于两个原因：a).现代计算机存储体系的山状结构，在山尖的是最快的存储设备当然它的价格也最贵（如Cache），山底的就是容量最大 最慢的存储设备（如硬盘）。b).计算机对数据的访问有一个局部性的原理，这次被引用过的数据可能过一会还会被频繁的用到，而且该数据附近位置的数据也很可能会被用到。基于以上两个原因Cache的机制就被加入到了CPU中来。

! ^- ~" C3 a; f$ Y2. MTRR
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5 m: |: `& N) _4 f$ c8 T6 e提到Cache就不能不讲MTRR，MTRR全称是Memory Type Range Registers，基本上Cache相关的设定就通过设置MTRR才可以达到。MTRR分Fixed Range MTRR & Variable Range MTRR两种类型的Register 分别用于设置固定范围的内存属性和可变范围的内存属性。关于内存属性部分一共又有UC WC WT WP WB这些类型，关于MTRR的详细的介绍请参考Intel的三部曲 ：）。我们可以通过设置MTRR中的内存地址区间的属性告知CPU如何去存取这段空间，当然在此之前我们先要设置CR0.CD bit去Enable Cache然后才可以去设置它。

3 B% r: M) y( s+ i5 i9 P, J3. Cache for Stack & Code
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Intel现在的处理器基本上都支持在Memory初始化之前将CPU的Cache配置为可以R/W stack（当然可以配置的内存地址以及范围也都是有一些限制的），这也就是所谓的Cache As Ram。code stack和data stack必需在 4GB-64MB ~ 4GB的范围内，data stack必需至少举例code region 4KB，而且region的大小受限于MLC以及LLC。当然code region至少要将Intel MRC存在的位置包含在内。经由CPU提供的这个机制可以达成以下的目标：1.加快SBIOS的启动速度，post time的改善 那可是十分的明显的谁用谁知道：）。2.因为很早就有stack了（SEC），所以就能够使用高级语言像C去写code了，这样source code就会比较容易写，而且也可以设计的很优雅并且易于理解了。废话到此为止了，坚持无图无真相的基本原则，上一个基本的流程图作为结尾吧：）。

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; I: u6 R6 c) b' Hpeter
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2010-09-05
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+ o1 T5 e: n3 H( K+ W7 o1 w; [[ 本帖最后由 peterhu 于 2010-10-1 20:36 编辑 ]