[转载]我所知道的BIOS->[PowerOn Sequence & BIOS Entry] 3

sdwenyliu

我所知道的BIOS->[PowerOn Sequence & BIOS Entry] 3
在此將以DeskTop platform來說明(Notebook platform 的 power-on sequence 牽涉到 EC,可參考討論區中 "power on sequence" 文章);還有,所敘為rough flow,詳細的時序圖依據design會有些許不同.

" @# U% H  J5 C[Power-On sequence]
/ ?1 ~, C, t$ _! E4 {9 _9 ?5 \' }
! ~! ?% h& D4 B* V3 b  h- AUX power ok
- Main power ok
1 Q: o- P& i# _0 ~- e: e- PCI reset
- SB state-machine runs...
- NB state-machine runs...
- CPU power-Good ok
- CPU reset
; p) J: W) ?/ H* @- 1st code-read by CPU ( <- BIOS entry point,即 CPU 會抓取 FFFFFFF0h 處的 BIOS code 來執行)
% U- ?7 Z! h7 J. F5 i! O' E
* 當然CPU一次抓取的BIOS data不僅僅是幾個Byte ! 而是一堆的data(Ex. 64 bytes);之後會從中 extract 出 FFFFFFF0h處的 data,然後來執行.
+ z6 ~& ?7 W) d2 }
補充: 為什麼CPU 發的第一個位置不會只有FFFFFFF0h? 而是多抓很多個? 範例中為什麼是64 bytes?
" t! N' X; l: K$ u3 C原因在於 cache的支援. cache不是細分為單一byte 的, 而是以block(many bytes)為單位. 這個block的大小的名詞就是 cache line size. 也就是要填入cache一次要寫入的bytes量. 例如 cache line size 為 16 bytes. 那麼一次就要讀16 bytes到cache去.
CPU 一但發生cache miss(第一次開機一定是cache miss)的狀況時.就會通過host bus 對外取得資料. 這時就會產生burst read cycle來達成fill cache line的需求. 所以由CPU 的 cache line size的大小就可以知道CPU一次會抓多少的 bytes. P4以後CPU 的cache line size 為 64 bytes, 所以CPU 就會產生一個 burst length 為8 的 memory read cycle. 所以CPU 發出的位置就需往下減.然後在讀取的資料中可以包含到 FFFFFFF0h以後的資料.

1 b# b6 \5 [) x  W, R2 T$ J. G" ^- d自此,CPU便循著 CPU->NB->SB->ROM 的 path,循序地至BIOS ROM中抓code,執行 fetch->decode->calculate->store...自此開始便是BIOS POST stage starts...


[有可能遇到的問題是] debug code = "00" or "FF" (意即BIOS常用的 Port80 card所顯示出的 "code" ) !!!
% F: M2 A: j2 c, ?1 a
* 此時,強烈建議:請在BIOS entry point 處 丟Port 80(value可自行定義),因為,即使BIOS有跑到,但因為距離 1st 丟 Port80 的 code仍有一小段程式碼;若系統 hang在此其間,Port80仍是沒有 code,因此,在BIOS一開始進來便先 out Port80 將有助於判定: system hang before BIOS entry point or NOT !!! )

# Assume system hang 'before' BIOS entry point, 可能的原因有:
- incorrect power sequence: 此 sequence 有 spec,規範訊號間的相對關係與 assert/deassert的時間,violate spec有可能導致 system hang;此時需要 H/W or board designer來量測
; {4 x6 e% M# a# O# F- incorrect power-on frequency:有發生過因為 Power-On CPU frequency錯誤而不開機者.請用 scope量測
- incorrect chipset behavior: 意即上述的 power-on sequence中有關於 NB/SB的 state-machine部分,有可能這部分的行為不正常,因此需要 H/W designer來 clarify
2 v6 F' z1 d9 h* y+ `+ @% w# D: z- [6 u
* 曾聽說,某家chipset需要BIOS image 中 include 幾個 bytes 來 config NB/SB的 registers;這些 settings也會影響 power-on時 chipset的 behavior;因此,這幾個 byte 若是錯的,也有可能 system hang
8 h6 D3 G. E, O
補充:很多chipset都(or 曾經)有這個功能, SiS, NV, VIA, Intel. 以前有個詞叫ROMSIP就是指這玩意兒... 即使在現今的intel platform也有預留這東東.

  W1 g1 A" t+ S3 O#Assume system hang 'after' BIOS entry point
=> 這就是BIOS engineer的時間了,就 debug吧...(儘管,有些 issue 是 board or H/W造成的...)
4 M$ l! T( K8 Z* m( L1 E, r
* 此時的 debug方式,若有 輔助工具的(Ex. P debug card) 就用,沒有的就用Port80 card囉 !

1 w* e; z! m% w  W* I5 y% D[Summary]: 沒進入到 BIOS entry point前....不要找我....真的沒辦法 >_<
/ S7 e4 V% t4 H0 `/ [" M. l
* 關於 BIOS entry point,請參考 討論區中 "追蹤BIOS code 的進入點" 文章 !!!

[Power Button開始的動作]

一般Power Btn 都是EC 控制(或稱PCU)，如果你說要知道Power Btn之後的動作就是問EC 工程師就對啦。
4 w$ Q% _$ h$ g; x我印象中好像是Power btn按下後-->EC 偵測到動作(應該是KBC 發Event給EC BIOS或是EC BIOS自己每隔一段時間去檢查有沒有Event..沒K過EC Spec,純猜測...)-->EC 檢查目前系統狀態(不同時間點按下Power Btn , EC可能會做一些動作，因此要判斷)，檢查的時候主要會去檢查南橋ICH接到EC的訊號線，判斷Sx state-->如果是正常開機，則開始供電--->系統上電後，CPU會從起始位址開始讀取BIOS第一條指令(至於CPU何時收到重置訊號可能要看一下其他Spec...)。

另外印象中EC BIOS有分成兩種形式，因為EC Controller可能裡面的記體器容量會不足，或是說節省成本故意做成那樣，所以 EC BIOS 會是包在SBIOS或是放在EC Controller裡面兩種格式。

, I6 L0 z  c7 c5 f7 H$ s' j3 \( C如果真的要K流程，應該是去看EC Spec跟ICH Spec吧...

5 L4 C( e6 o2 n% ?1 d& Q當EC 收到power event (指power button的動作後...), 會根據目前系統的狀態來決定是否要開某些電源...For example, 當系統處於s3(suspend)的狀態時, 當user按下power button後, EC 會發一個訊號給南橋, 然後EC 會wait for SUSB and SUSC 的訊號assert. 然後開 main power的電(我指的是非suspend的power)...但是詳細的動作應該各家都不太一樣才對. 而且這些spec都是各公司的knowhow

LightSeed

冒昧地问一下，楼主是原作者？

dhua

这个好像是从小华的部落格上转的。